DOI: 10.17586/2226-1494-2018-18-2-339-345


УДК621.3.049.77

ВРЕМЕННОЙ АНАЛИЗ ИНТЕГРАЛЬНЫХ СХЕМ С УЧЕТОМ МОДЕЛЕЙ КОНТАКТНЫХ ПЛОЩАДОК И ПРОВОДНИКОВ РАЗВАРКИ

Невирковец Н. Н., Чернецкая Н. М., Костыгов Д. В., Беляев Я. В.


Язык статьи - русский

Ссылка для цитирования: Невирковец Н.Н., Чернецкая Н.М., Костыгов Д.В., Беляев Я.В. Временной анализ интегральных схем с учетом моделей контактных площадок и проводников разварки // Научно-технический вестник информационных технологий, механики и оптики. 2018. Т. 18. № 2. С. 339–345. doi: 10.17586/2226-1494-2018-18-2-339-345

Аннотация

Предмет исследований.Исследован временной анализ как критический этап при проектировании интегральных схем. Применение анализа позволяет обнаружить различные типы ошибок, связанных как со структурой блоков, так и с нарушением временных характеристик на всех уровнях абстракции. Особой задачей является обнаружение ошибки в интерфейсных блоках интегральной схемы, так как в ином случае конечное устройство может не соответствовать требованиям динамических характеристик. Метод. Предложена методика временного анализа интегральной схемы с учетом моделей контактных площадок и разварки корпуса, предназначенная для учета влияния параметров контактных площадок, проводников разварки и внешних аналоговых компонентов. Методика является расширением традиционного маршрута верификации интегральных схем с добавлением этапов по анализу и моделированию параметров контактных площадок и проводников разварки. Основные результаты. Методика использована при верификации интерфейсного блока I2С по технологии 350 нм, который входит в состав интегральной схемы микромеханического акселерометра. Применение методики позволило обнаружить ошибки, не выявленные при разработке интегральной схемы согласно традиционному маршруту проектирования. Определены динамические характеристики контроллера I2Cпри подключении шин SCKи SDAк напряжению питания через резистор сопротивлением 10 кОм. Практическая значимость. Предложенная методика может быть использована при проектировании интерфейсных блоков интегральных схем. Она позволяет учесть влияние параметров контактных площадок интегральной схемы, корпуса интегральной схемы, проводников разварки и внешних компонентов на динамические характеристики схемы. Из-за больших аппаратных затрат методику целесообразно применять для критически важных блоков, в частности, интерфейсных, неработоспособность которых может привести к невозможности обмена данными интегральной схемы с потребителем и, как следствие, большим денежным затратам на новый этап разработки.


Ключевые слова: микромеханический акселерометр, интегральные схемы, временной анализ, верификация интегральных схем

Благодарности. Работа проводилась при поддержке гранта РФФИ 16-08-000640.

Список литературы
 
  1. Стемпковский А.Л., Гаврилов С.В., Глебов А.Л. Методы логического и логико-временного анализа цифровых КМОП СБИС. М.: Наука, 2007. 220 с.
  2. Amon T., Borriello G. An approach to symbolic timing verification // Proc. 29th ACM/IEEE Design Automation Conference. Anaheim, USA, 1992. P. 410–413.
  3. Gladstone B. Accurate timing analysis holds the key to performance in today’s system designs // EDA. 1993.
  4. Соловьев Р.А., Глебов А.Л., Гаврилов С.В. Статический временной анализ с обнаружением ложных проводящих путей на основе логических импликаций // Проблемы разработки перспективных микроэлектронных систем (МЭС). Сборник трудов. 2006. С. 22–28.
  5. Князев Н.А., Малинаускас К.К. Алгоритмы поиска критических путей в задаче статического временного анализа СБИС // Информационные технологии. 2012. № 11. С. 2–9.
  6. Kaesli H. Digital Integrated Circuit Design: from VLSI Architectures to CMOS Fabrication. Cambridge University, 2008. 866 p.
  7. Allan G. Digital IC Design Flow. Royal Military College of Canada, 2008.
  8. de Graaf A.C., van Leuken T.G.R. Digital Design Flow. Delft University of Technology, Switzerland, 2006.
  9. Vachoux A. Top-Down Digital Design Flow. EPFL, Lausanne,Switzerland, 2011.
  10. Аникина А.А., Костыгов Д.В., Невирковец Н.Н. Маршрут проектирования цифровых блоков для специализированных интегральных схем в среде Cadence // Сб. 69-ая научно-техническая конференция профессорско-преподавательского состава университета СПбГЭТУ «ЛЭТИ». Санкт-Петербург, 2016. С. 121–126.
  11. Tsai T.-Y., Chen S.-H., Chen Y.-F. A precise timing budgeting flow for SiP co-design // Proc. Design Automation Conference. 2010.
  12. Lee Y.-J., Lim S.K. Timing analysis and optimization for many-tier 3D ICs // Proc. IEEE International 3D System Integration Conference. 2010.
  13. Rabaey J.M., Chandrakasan A., Nicolic B. Digital Integrated Circuits. A Design Perspective. 2nd ed. Prentice Hall,2003. 761 p.
  14. CMOSProcesses0.35µm[Электронный ресурс]. Режим доступа: http://ams.com/eng/Products/Full-Service-Foundry/Process-Technology/CMOS, своб. (дата обращения: 02.03.2018).
  15. Overhauser D. Fast Timing Simulation of MOS VLSI Circuits. PhD thesis. University of Illinois, 1989.
  16. Dharchoudhury A., Kang S.M., Kim K.H., Lee S.H. Fast and accurate timing simulation with region wise quadratic models of MOS I-V characteristics // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 1994. P. 190–194.
Информация 2001-2018 ©
Научно-технический вестник информационных технологий, механики и оптики.
Все права защищены.

Яндекс.Метрика