DOI: 10.17586/2226-1494-2018-18-3-479-486


УДК621.3.049.77

ВЕРИФИКАЦИЯ ПОВЕДЕНЧЕСКИХ МОДЕЛЕЙ БЛОКОВ ИНТЕГРАЛЬНЫХ СХЕМ С ПОМОЩЬЮ СРЕДСТВ ПРОГРАММИРУЕМОЙ ЛОГИКИ

Чернецкая Н. М., Михтеева А. А., Невирковец Н. Н., Костыгов Д. В., Беляев Я. В.


Язык статьи - русский

Ссылка для цитирования: Чернецкая Н.М., Михтеева А.А., Невирковец Н.Н., Костыгов Д.В., Беляев Я.В. Верификация поведенческих моделей блоков интегральных схем с помощью средств программируемой логики // Научно-технический вестник информационных техно-логий, механики и оптики. 2018. Т. 18. № 3. С. 479–486. doi: 10.17586/2226-1494-2018-18-3-479-486

Аннотация
 Предмет исследований.Исследованы методы верификации поведенческих моделей с использованием средств программируемых логических интегральных схем. Показано, что применение верификации с использованием средств программируемой логики позволяет выявить функциональные ошибки, не определяемые на этапе верификации с помощью традиционного маршрута проектирования интегральных схем. Метод. Предложен подход к двухэтапному прототипированию интерфейсных блоков интегральных схем с помощью средств программируемой логики с использованием стандартных IP-блоков и внешних устройств. Предложено добавление дополнительного этапа верификации, осуществляемого после выполнения верификации согласно традиционному маршруту проектирования интегральных схем в системе автоматического проектирования Cadence. Основные результаты. Подход использован для верификации блока последовательного периферийного интерфейса в составе интегральной схемы микромеханического акселерометра. В результате верификации модели интерфейсного блока определено, что первый этап прототипирования с использованием стандартных интерфейсных IP-блоков позволяет выявить имеющиеся функциональные ошибки в устройстве с минимальными временными затратами. При отсутствии стандартных IP-блоков модель верифицирующего устройства необходимо разработать отдельно, что может привести к возникновению рисков неработоспособности конечного устройства. Второй этап прототипирования с использованием внешнего подключаемого верифицирующего устройства позволил избавиться от ошибок, связанных с задержками распространения сигнала вне интегральной схемы, и избежать ограничений, связанных с отсутствием необходимых IP-блоков. Практическая значимость. Двухэтапное прототипирование может быть использовано при проектировании интерфейсных блоков интегральных схем с целью минимизации вероятности появления ошибок при передаче данных. По результатам двухэтапного прототипирования модели блока последовательного периферийного интерфейса выявлены и исправлены функциональные ошибки, которые не были выявлены с помощью этапа верификации традиционного маршрута проектирования. Спроектированная с помощью предлагаемого подхода модель использована при разработке интегральной схемы для микромеханического акселерометра.

Ключевые слова: интегральные схемы, ПЛИС, верификация, прототипирование, поведенческая модель, интерфейс

Благодарности. Работа выполнена при поддержке гранта РФФИ 16-08-000640.

Список литературы
  1. Титовская Т.С., Непомнящий О.В., Леонова А.В., Комаров А.А. Формальная верификация при проектировании сверхбольших интегральных схем // Вестник КрасГАУ. 2014. № 4. С. 87–89.
  2. Foster H. Conclusion: The 2016 Wilson Research Group Functional Verification Study. URL: https://blogs.mentor.com/verificationhorizons/blog/2017/01/03/conclusion-the-2016-wilson-research-group-functional-verification-study/ (accessed 5.02.18).
  3. Бухтеев А.В. Методы и средства проектирования систем на кристалле // ChipNews. 2003. № 4. С. 4–14.
  4. Юрлин С.В. Разработка специализированных прототипов на основе программируемой логики для эффективной функциональной верификации многоядерных микропроцессоров: дис. … канд. техн. наук. М., 2014.
  5. Wojcikowski M., Pankiewicz B. ASIC design example of complex SoC with FPGA prototyping // Przeglad Elektrotechiczny. 2013. P. 156–158.
  6. Юрлин С.В., Бычков И.Н. Прототипирование на основе ПЛИС для верификации многоядерных микропроцессоров // Проблемы разработки перспективных микро- и наноэлектронных систем. 2014. № 4. С. 45–50.
  7. Майерс Г. Искусство тестирования программ. Вильямс, 2012. 272 с.
  8. Piziali A. Functional Verification Coverage Measurement and Analysis. New York: Kluwer Academic Publishers,2004. 216 p.
  9. Хисамбеев И.Ш., Чибисов П.А. Об одном методе построения метрик функционального покрытия в тестировании микропроцессоров // Проблемы разработки перспективных микро- и наноэлектронных систем. 2014. № 2. С. 63–68.
  10. Incisive Coverage User Guide 15.2. Cadence, 2016. 350 p.
  11. Sutherland S., Mills D.Synthesizing SystemVerilog Busting the Myth that SystemVerilog is only for Verification.SNUG Silicon Valley, 2013. 45 p.
  12. Лапин А.А. Интерфейсы. Выбор и реализация. М.: Техносфера, 2005. 168 с.
  13. NIOS II Processor - Overview [Электронныйресурс]. Режим доступа: https://www.altera.com/products/processors/overview.html, свободный. Яз. англ. (дата обращения 13.02.2018).
  14. Ковач Н. Логический анализатор SignalTap [Электронный ресурс]. Режим доступа: https://marsohod.org/11-blog/213-signaltap, свободный. Яз. рус. (дата обращения 13.02.2018).
  15. Спецификация микроконтроллера 1986ВЕ1Т Миландр [Электронный ресурс]. Режим доступа: https://ic.milandr.ru/products/mikrokontrollery_i_protsessory/1986ve1t/, свободный. Яз. рус. (дата обращения 10.02.2018).


Creative Commons License

This work is licensed under a Creative Commons Attribution-NonCommercial 4.0 International License
Информация 2001-2018 ©
Научно-технический вестник информационных технологий, механики и оптики.
Все права защищены.

Яндекс.Метрика