МЕТОД СИНТЕЗА СХЕМОТЕХНИЧЕСКИХ МОДЕЛЕЙ ЦИФРО-АНАЛОГОВЫХ ПРЕОБРАЗОВАТЕЛЕЙ ДЛЯ ИНТЕГРАЛЬНЫХ СХЕМ

Предмет исследования.Паразитные параметры, возникающие на этапе топологической реализации схемотехнической модели аналогового блока, оказывают негативное влияние на характеристики аналогового блока. Наличие значительного количества паразитных параметров может послужить причиной несоответствия блока его техническим требованиям, что ведет к проектированию новой схемотехнической модели всего блока. Поскольку отсутствует автоматизированный подход к преобразованию поведенческих моделей с учетом паразитных параметров, увеличиваются временные затраты на проектирование. В работе рассмотрены особенности автоматизированного перехода от аналоговых поведенческих моделей к схемотехническим. Показана необходимость детального анализа типов паразитных параметров на схемотехническом уровне для их исключения из топологической реализации. Метод. Предложен метод синтеза аналоговых схемотехнических моделей цифро-аналоговых преобразователей, предназначенный для снижения влияния паразитных параметров за счет их анализа и учета на схемотехническом уровне. Метод обеспечивает возможность разработки схемы с применением различных технологий. Основные результаты. Метод содержит по сравнению с традиционным маршрутом проектирования цифро-аналогового преобразователя дополнительные этапы: уточняется поведенческая модель, преобразовывается схемотехническая модель, выполняется анализ паразитных параметров, оказывающих наибольшее влияние. Для реализации метода разработано программное обеспечение, выполняющее автоматизированное преобразование поведенческой модели в схемотехническую. Метод был использован при проектировании 12-разрядного цифро-аналогового преобразователя по технологии 350 нм. Определены паразитные параметры, исключение которых позволило повысить быстродействие блока. Практическая значимость. Предложенный метод может быть использован при разработке цифро-аналогового преобразователя для любой технологии изготовления, позволит снизить влияние паразитных параметров и сократить временные затраты на проектирование. Метод позволяет обеспечить автоматизированную генерацию сразу нескольких вариантов архитектур.

1. Lavango L., Markov I.L., Martin G., Scheffer L.K. Electronic Design Automation for Integrated Circuit Handbook. 2^nd ed. CRC Press, 2016. 1472 p.
2. Адамов Ю.Ф., Шишина Л.Ю. Проектирование систем на кристалле. М.: МИЭТ, 2005. 163 с.
3. Осипов Д.Л. Применение поведенческих моделей для проектирования сложно-функциональных блоков аналого-цифровых преобразователей: дис. … канд. техн. наук. Москва, 2013. 138 с.
4. O’Riordan D., O’Sullivan C. Mixed-Signal Design and Verification Methodology for Complex SoCs. S3 Group, 2013.
5. Адамов Ю.Ф., ГрушевскийА.М., Тимошенков С.П. Проектирование систем на печатных платах на САПР Mentor Graphics. Часть 1: Современные проблемы проектирования и технологии микроэлектронных систем. Москва, МИЭТ, 2008. 352 с.
6. Ochotta E.S., Rutenbar R.A., Carley L.R. Synthesis of high-performance analog circuits in ASTRX/OBLX // IEEE Transactions on Computer-Aided Design of Integrated Circuit and Systems. 1996. V. 15. N 3. P. 273–294. doi: 10.1109/43.489099
7. Waters A. Automated Verilog-to-Layout Synthesis of ADCs Using Custom Analog Cell. PhD Thesis. 2015.
8. Kundert K.S., Zinke O. The Designer’s Guide to Verilog-AMS. Springer, 2004. 270 p.
9. Osipov D., Bocharov Y. Behavioral model of split capacitor array DAC for use SAR ADC design // Proc. 8^th Conference of Ph.D. Research in Microelectronics and Electronics. Aachen, Germany, 2012. P. 127–130.
10. Li Y., Lian Y. Improved binary-weighted split-capacitive-array DAC for high-resolution SAR ADCs // Electronics Letters. 2014. V. 50. N 17. P. 1194–1195. doi: 10.1049/el.2014.1752
11. Fiorelli R., Guerra O., Del Rio R., Rodriguez-Vazquez A. Effects of capacitors non-idealities in un-even split-capacitor array SAR ADCs // Proc. Conference on Design of Circuits and Integrated Systems. Estoril, Portugal, 2015. doi: 10.1109/DCIS.2015.7388595
12. Rosenberg F.H. 8-bit 50ksps ULV SAR ADC. Master’s Thesis. Trondheim, Norway, 2015. 79 p.
13. Lyu T., Yao S., Nie K., Xu J. A 12-bit high-speed column-parallel two-step single-slope analog-to-digital converter (ADC) for CMOS image sensors // Sensors. 2014. V. 14.
    P. 21603–21625. doi: 10.3390/s141121603
14. Zhu Y., Chio U-F., Wei H.G., Sin S.W., Seng-Pan U., Martins R.P. Linearity analysis on a series-split capacitor array for high-speed SAR ADCs // VLSI Design. 2010. V. 2010. Art. 706548. doi: 10.1155/2010/706548
15. Lemko I.V., Belyaev Y.V., Kostygov D.V., Nevirkovets N.N., Andryakov Y.A., Mikhteeva A.A. Integrated circuit layout design for a micromechanical accelerometer // Proc. 24^th St. Petersburg Int. Conf. on Integrated Navigation Systems. St. Petersburg, 2017. doi: 10.23919/ICINS.2017.7995648

This work is licensed under a Creative Commons Attribution-NonCommercial 4.0 International License